条理化SoC设计妄想方案
镌汰不须要的设计迭代以缩短SoC设计上市时间。
将整个芯片智能划分为多个?榛蜃酉低,每个子系统结构皆可自力实现,由此解决了SoC设计的重大性问题。
在NavisPro中,芯片分区包罗条理化的物理分区和每个子系统的结构,而子系统的端口结构是要害性约束条件之一,直接决议了全芯片绕线拥堵状态。
准确评估子系统之间的总线互连时序对于时序收敛至关主要,而跨设计条理的接口net时序估算则是全芯片时序剖析的一个很是有用的功效。
多条理设计妄想
RTL/Gate/Black box
设计
抽象治理
功效富厚、适用
利便解决现实工程问题
自动区块引脚分配
总线互连妄想
高效RTL设计妄想
将数据输入准备事情量降到最低
大幅镌汰设计迭代次数
缩短设计周期
大型重大SoC设计
设计与约束探查
基于约束条件结构妄想
自动/手动引脚分配
布线拥塞估算
总线互连妄想
条理化结构妄想